海思联手Cadence扩展16纳米FinFET设计

上网时间: 2014年12月22日? 作者:eett? 我来评论 【字号: ? ?小】

关键字:海思芯片设计? 16纳米FinFET? 海思联手Cadence?

海思可谓是中国本土IC设计方案供货商的领军人物,尤其是在通讯网络与数字媒体芯片组供货方面,在安防领域一度霸占70%的国内市场。从K3V2首次搭载在华为荣耀系列之后,一直到明年一季度将推出的Kirin 930,一直保持低调的海思在手机芯片端可谓是厚积薄发,备受业内关注。虽然中国本土的IC设计和台湾日韩甚至欧美还存在很大的差距,不过随着半导体产业大基金的落地,越来越开放的中国半导体市场给了本土IC设计接轨世界的契机。

近日,海思与台湾益华(Cadence)签署合作协议,采用Cadence的工具与IP,将于16纳米 FinFET 设计领域大幅扩增采用Cadence 数字与客制/模拟流程,并于10纳米和7纳米制程的设计流程上密切合作。

合作详细内容:

海思半导体也广泛使用Cadence数字和客制/模拟验证解决方案,并且已经取得Cadence DDR IP与Cadence 3D-IC 解决方案授权,将于硅中介层基底(silicon interposer substrate)上的单一封装中部署众多不同的晶粒。在此合作之前,海思半导体于业界第一个量产的16纳米FinFET系统芯片(SoC)的设计,即采用Cadence的工具与IP。这个SoC具备32核心处理器与64位架构,是以高达2.6 GHz速度执行的网络处理芯片,在设计过程中使用Cadence数字、客制、3D-IC、验证和模拟工具与DDR4 IP。

在数字流程方面,这份协议包含Cadence Encounter 数字设计实现系统、Tempus 时序Signoff解决方案、Voltus IC电源完整性解决方案以及Quantus QRC萃取解决方案。在客制/模拟设计方面,海思半导体设计人员运用Cadence Virtuoso 客制设计平台、Spectre 仿真平台、实体验证系统、Litho Physical Analyzer与CMP Predictor。这份协议也包含增加先进制程验证所需的IncisiveR Enterprise Simulator授权。

在3D-IC设计方面,海思半导体运用Cadence 3D-IC解决方案,包括Encounter数字设计实现系统与运用于IC/封装协同设计的Allegro 工具,还有运用于功耗、散热与讯号完整性验证的Voltus与Sigrity 解决方案。

本文授权编译自EE Times,版权所有,谢绝转载

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