JEDEC发布低功耗存储器LPDDR4标准,吞吐量翻倍

上网时间: 2014年08月28日? 我来评论 【字号: ? ?小】

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JEDEC固态技术协会,全球微电子产业标准领导制定机构今天发布JESD209-4低功耗双倍数据速率4 (LPDDR4)标准。该标准旨在大幅度提高移动计算设备的存储器速度与效率。适用设备包括智能手机、平板电脑以及超薄笔记本电脑。LPDDR4存储器输入/输出最终的运行速率能够达到每秒4266MT,是LPDDR3的两倍。新的接口标准将对下一代便携式电子设备的性能产生巨大影响。“LPDDR4将带来大幅度性能提升,” JEDEC理事长邱德明先生指出。“该标准的制定旨在满足世界最先进的移动系统对功耗、带宽、封装、成本以及兼容性等多方面的要求。” 代号为JESD209-4的LPDDR4标准由JEDEC的JC-42.6委员会主持开发完成,现在可以免费在JEDEC官方网站下载。

随着移动计算市场的持续增长,对更快设备和更长续航的需求也在增长。LPDDR4的发布将输出输入接口的数据速率由LPDDR3的每秒2133MT提高到了每秒3200MT乃至每秒4266MT的目标速度。为实现这一目标,委员会成员不得不重新设计架构,从16位单通道晶片改为每通道16位的双通道晶片,总位数达到32位。

“从LPDDR2 到LPDDR3的变化是渐进性的。而到了LPDDR4,架构则完全改变,” JC-42.6小组委员会主席Hung Vuong指出。“我们知道,要达到业界所要求的性能,唯一的办法是完全脱离以前各代的架构来设计。” 双通道架构缩短了数据信号从存储器阵列到I/O粘贴片的传送距离。这样就降低了LPDDR4接口所要求的大量数据传输所需要的功耗。由于存储器上的大部分面积被存储器阵列所占据,翻倍扩大接口面积对总体尺寸的影响微乎其微。

双通道架构使得时钟与地址总线可以同数据总线放在一起。因此,数据总线到时钟及地址总线之间的偏斜得以降到最小,从而使得LPDDR4器件达到更高的数据速率。同LPDDR3架构相比,这样节省了功耗同时提高了定时边际。

信号发送的新方式

JEDEC委员会认识到将LPDDR3的接口扩展到更高的频率将消耗太多电量,于是决定对LPDDR4的I/O接口信号发送方式做出重大改变,采用低电压摆动-终止逻辑(LVSTL)方式。LPDDR4的I/O信号发送的367或440毫伏电压比LPDDR3的I/O电压摆动低50%。这种方法一方面降低了功耗,同时还实现了高频操作。此外,通过采用Vssq 终止及数据总线反转(DBI),终止电量可以被降到最低,因为任何驱动“0”的I/O信号都不消耗任何电量。

为了节省电量,还采取了其他几项步骤:操作电压从前几代的1.2伏降低到了1.1伏。此外,标准的设计还特意支持宽范围频率下的节电操作。I/O可以在未终断模式下以降低的电压摆动在多个低频率运行。同时,该标准允许在操作点之间快速切换,因而低频率操作随时可以进行。

这种快速切换的实现在于增加了频率设定点(FSP)。 LPDDR4 确定了两个频率设定点(FSP),即存储操作参数的所有DRAM寄存器。这些参数可能需要为两种不同频率操作进行改变。 一旦两个操作频率得到调校,参数存到相应的两个频率设定点中,频率之间的切换就可以通过单一模式的寄存器写入来实现。这就缩短了频率变换的延迟,从而使系统更经常以优化速度处理负荷。

“它给予最终用户灵活性,” Vuong指出。“一些设计者喜欢以最快的速度运行设备,然后使其睡眠。另一些人喜欢在可能的情况下以较低的频率,因此也是较低的功耗模式运行。一个进程可能需要的时间稍微长一些,但是这是他们所愿意做出的利弊权衡。我们设计的LPDDR4拥有足够的灵活性,允许最终用户决定他们想怎么做。” 这个灵活特性之外是相伴的卓越性能 - 同LPDDR3设备相比,一个LPDDR4设备在大致相同的数据速率条件下将消耗更少的电量。

主要规格包括:

● 双通道架构

● CA和DQ的内置Vref供电

● 数据总线反转 (DBI-DC)

● CA和DQ的ODT

● I/O 吞吐量: 3200 MT/s, 升至4266 MT/s

● 信号电压: 367mV or 440mV

● 工作电压: 1.1V

● 预取大小: 每通道32B

● 拓补结构: 点对点, PoP, MCP

● 最大 I/O 电容: 1.3pF

● 写入调平

● 6-针 SDR CA 总线 CA 培训 (每两通道12针)

● 与前几代低功耗DRAM相同,LPDDR4不要求延迟锁定环(DLL)或相位锁定环

(PLL)

LPDDR4 培训

为了帮助业界同仁理解并采用LPDDR4, JEDEC将于2014年9月23日在美国加州圣克拉拉市举办LPDDR4技术培训。

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