用中档FPGA实现高速DDR3存储器控制器

上网时间: 2010年03月22日? 我来评论 【字号: ? ?小】

关键字:FPGA? DDR3? 存储器?

作者:莱迪思半导体公司 Sid Mohanty

引言

由于系统带宽不断的增加,因此针对更高的速度和性能,设计人员对存储技术进行了优化。下一代双数据速率(DDR)SDRAM芯片是DDR3 SDRAM。 DDR3 SDRAM具有比DDR2更多的优势。这些器件的功耗更低,能以更高的速度工作,有更高的性能(2倍的带宽),并有更大的密度。与DDR2相比,DDR3器件的功耗降低了30%,主要是由于小的芯片尺寸和更低的电源电压(DDR3 1.5V而DDR2  1.8V)。 DDR3器件还提供其他的节约资源模式,如局部刷新。与DDR2相比,DDR3的另一个显著优点是更高的性能/带宽,这是由于有更宽的预取缓冲(与4位的DDR2相比,DDR3为8位宽),以及更高的工作时钟频率。然而,设计至DDR3的接口也变得更具挑战性。在FPGA中实现高速、高效率的DDR3控制器是一项艰巨的任务。直到最近,只有少数高端(昂贵)的FPGA有支持与高速的DDR3存储器可靠接口的块。然而,现在新一代中档的FPGA提供这些块、高速FPGA架构、时钟管理资源和需要实现下一代DDR3控制器的I/O结构。本文探讨设计所遇到的挑战,以及如何用一个特定的FPGA系列LatticeECP3实现DDR3存储器控制器。

DDR3存储器控制器的挑战

针对存储器控制器,DDR3器件面临一系列的挑战。DDR3的工作频率起始于DDR2的更高的工作频率,然后趋于更高的频率。 DDR3接口需要的时钟速度超过400 MHz。这是对FPGA架构的一个重大挑战。针对DDR3存储器控制器的架构,fly-by结构和读写调整变得更加复杂。

Fly-by Architecture:

《国际电子商情》莱迪思用中档FPGA实现高速DDR3存储器控制器_1
图1针对DDR3的Fly-by结构

不同于DDR2的T型分支拓扑结构,DDR3采用了fly-by拓扑结构,以更高的速度提供更好的信号完整性。fly-by信号是命令、地址,控制和时钟信号。如图1所示,源于存储器控制器的这些信号以串行的方式连接到每个DRAM器件。通过减少分支的数量和分支的长度改进了信号完整性。然而,这引起了另一个问题,因为每一个存储器元件的延迟是不同的,取决于它处于时序的位置。通过按照DDR3规范的定义,采用读调整和写调整技术来补偿这种延迟的差异。fly-by拓扑结构在电源开启时校正存储器系统。这就要求在DDR3控制器中有额外的信息,允许校准工作在启动时自动完成。

《国际电子商情》莱迪思用中档FPGA实现高速DDR3存储器控制器_2
图2 写调整的时序图

用中档FPGA实现高速DDR3存储器控制器_ESMCOL_3
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  • 存储器(Memory)是计算机系统中的记忆设备,用来存放程序和数据。计算机中的全部信息,包括输入的原始数据、计算机程序、中间运行结果和最终运行结果都保存在存储器中。它根据控制器指定的位置存入和取出信息。

  • FPGA是什么
  • FPGA(Field Programmable Gate Array)即现场可编程门阵列,它是在PAL、GAL、EPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的,既解决了定制电路的不足,又克服了原有可编程器件门电路数有限的缺点。FPGA的使用非常灵活,同一片FPGA通过不同的编程数据可以产生不同的电路功能。FPGA在通信、数据处理、网络、仪器、工业控制、军事和航空航天等众多领域得到了广泛应用。随着功耗和成本的进一步降低,FPGA还将进入更多的应用领域。

  • DDR3是什么意思
  • DDR3是应用在计算机及电子产品领域的一种高带宽并行数据总线。DDR3在DDR2的基础上继承发展而来,其数据传输速度为DDR2的两倍。同时,DDR3标准可以使单颗内存芯片的容量更为扩大,达到512Mb至8Gb,从而使采用DDR3芯片的内存条容量扩大到最高16GB。此外,DDR3的工作电压降低为1.5V,比采用1.8V的DDR2省电30%左右。

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