莱迪斯发布首款支持SERIAL RapidIO 2.1的低成本FPGA

上网时间: 2009年11月25日? 我来评论 【字号: ? ?小】

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莱迪思半导体公司和Praesum Communications宣布推出Serial RapidIO 2.1端点软IP内核,面向LatticeECP3 FPGA系列。该内核支持1X、2X和4X通道配置,通道速度高达3.125Gbps。它是业内成本和功耗最低的可编程SRIO解决方案。莱迪思还宣布,它已经从Praesum获得这个IP内核的授权,并有充分权力使用和再授权该Serial RapidIO IP内核。

RapidIO已在无线基础设施应用领域得到普遍接受,充当基带处理中DSP群集的主要互连。以前,厂商在这些应用中不得不依靠昂贵的高档FPGA。然而,Serial RapidIO 2.1内核与LatticeECP3 FPGA相结合,将允许客户开发出面向3G、LTE和WiMAX的低功耗基础设施解决方案,而不须牺牲性能和成本。Serial RapidIO 2.1内核与其他莱迪斯IP内核,如低延迟CPRI和GbE/SGMII等,组成支持无线基础设施应用的全面的IP套件。

“我们很高兴能够被选中,为莱迪思低成本ECP3 FPGA提供RapidIO 2.1端点IP。作为唯一完全兼容RapidIO 2.1 IP的供应商,Praesum与莱迪斯的合作将有助于加快这种下一代技术在高性能信号处理应用中的部署。当与我们的RapidIO 2.1交换IP相结合时,这种面向LatticeECP3 FPGA的端点IP代表了为无线基础设施设备供应商提供的完整解决方案,”Praesum的首席执行官Kent Dahlgren表示。

“我们与Praesum的合作取得了第一款可编程Serial RapidIO 2.1端点解决方案,以及互操作性生态系统,将帮助无线基础设施制造商极大地降低成本和功耗,” 莱迪思公司SRAM FPGA市场总监Shakeel Peera表示。

关于Serial RapidIO 2.1 IP内核

Praesum是RapidIO交换、桥接和端点IP领域的领先厂商。它的小尺寸Serial RapidIO 2.1 IP内核可用于处理器桥接、控制板接口和到传统接口的桥接。Serial RapidIO 2.1 IP内核的核心架构包括以下特点:

·允许1X、2X和4X通道配置

·最高速度为3.125Gbps

·实现物理层、传输层、维护事务处理和错误管理扩展,为外部逻辑层功能提供基础设施支持,实现最大的灵活性

·提供对应用非常重要的逻辑层功能选择

·提供逻辑层功能与系统其它部分互动方式的选择——SOC总线或流接口

·支持以控制板为导向的功能的软件实现,如门铃与信息

·向后兼容v1.3规格

欲知关于Serial RapidIO 2.1 IP内核的更多信息,请访问:www.latticesemi.com/products/intellectualproperty/ipcores/srio.cfm。

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