TI寄存缓冲器SN74SSTUB3286?支持SSTL_18数据输入

上网时间: 2007年02月01日? 我来评论 【字号: ? ?小】

关键字:寄存缓冲器? DDR2 RDIMM?

德州仪器(TI)最近发布可配置寄存缓冲器SN74SSTUB3286?,具备SSTL_18输入与输出的25位可配置寄存缓冲器。25位1:1或14位1:2可配置寄存缓冲器适用于1.7V至1.9V的VCC工作环境。就1:1引脚配置而言,每个DIMM仅需一个器件驱动9个SDRAM负载。就1:2引脚配置而言,每个DIMM需要两个器件驱动18个SDRAM负载。

除复位(RESET)与控制(Cn)输入为LVCMOS,所有其它输入均为SSTL_18。所有输出均针对边缘控制电路进行了优化,可满足无端接DIMM负载的要求,并符合SSTL_18规范。

SN74SSTUB3286?利用1个差分时钟(CLK与CLK)工作,并将在CLK上升与下降的相交时进行数据寄存。

C0输入控制从寄存器A配置(低时)至寄存器B配置(高时)的1:2引脚配置。C1输入控制从25位1:1(低时)到14位1:2(高时)的引脚配置。C0与C1在正常工作状态下不得切换,而必须通过硬连线(hard-wired)连接至有效低或高电平,根据需要配置寄存器模式。就25位1:1引脚配置而言,A6、D6与H6终端被驱动至低电平而成为禁用(DNU)引脚。

在DDR2 RDIMM应用中,我们指定RESET设置与CLK及CLK完全异步。因此,二者间的时序关系能不保证。进入复位时,寄存器被清空,相对于禁差分输入接收机的时间而言,数据输出被快速驱动为低。但是,离开复位状态后,寄存器相对于启动差分输入接收机的时间而言,快速进入工作状态。只要数据输入为低,且时钟在RESET由低向高转换中保持稳定,那么到输入接收机完全启用前,SN74SSTUB3286?的设计可确保输出保持为低,从而保证输出无干扰。

为了确保提供稳定时钟前,寄存器提供给定的输出,RESET应在上电过程中保持低电平状态。

该器件支持低功耗待机工作状态,RESET处于低电平时,差分输入接收机被禁用,此时允许未驱动(浮动)数据、时钟以及参考电压(VREF)输入。此外,RESET处于低电平时,所有寄存器得以复位,全部输出受迫至低电平,QERR除外。LVCMOS的RESET与Cn输入应始终保持在有效逻辑高或低电平状态下。

通过监控DCS与CSR两种系统芯片选项的输入,该器件还支持低功耗有源工作状态,当DCS与CSR输入处于高电平状态时,通过栅极控制Qn输出,避免状态改变。若DCS或CSR输入处于低电平状态,Qn输出将正常工作。RESET输入的优先级高于DCS与CSR控制,如果驱动为低电平状态,则会强制Qn输出为低。若无需DCS控制功能,可以将CSR输入接地,在这种情况下DCS的设置时间要求与其它的数据输入相同。仅采用DCS控制低功率模式,CSR输入必须通过上拉电阻提升至VCC。

两种VREF引脚(A3与T3)通过约150欧的电阻在内部连接在一起。但是,我们只需将两个VREF引脚之一连接至外部VREF电源即可。闲置的VREF引脚必须端接一个VREF耦合电容器。

主要特性:

  • TI Widebus+产品系列中的新成员

  • 优化DDR2 DIMM PCB布局的引脚

  • 可配置为25位1:1或14位1:2寄存缓冲器

  • 芯片选择输入对数据输出进行栅极控制,避免状态改变,并最小化系统功耗

  • 输出边缘控制电路在无端接线路中最大程度降低开关噪声

  • 支持SSTL_18数据输入

  • 差分时钟(CLK与CLK)输入

  • 支持Control与RESET输入上的LVCMOS开关电平

  • RESET输入禁用差分输入接收机,复位所有寄存器,使所有输出受迫至低电平


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