集成电路的尺寸小型化趋势争议纷起

从长远看来，今后集成电路的发展方向只有一个：逻辑更丰富、存储量更大、速度更快。在不久前结束的国际固态电路会议(ISSCC)上，太阳微系统公司介绍了采用0.13微米CMOS技术搭建的、包含8750万个晶体管、速度为1.1 GHz的Sparc处理器；富士通公司则描述了采用0.11微米CMOS工艺、包含1040万个晶体管、速度为533 MHz的媒体处理器。自然，存储器也在不断增多。

但是，在这些乐观的表象之下也另存隐忧。许多先进的数字芯片所采用的工艺都相对保守。例如，在英特尔公司大力宣传的McKinley CPU 中采用的便是传统的0.18微米工艺，其它一些激进的数字设计中也是如此。因此在会议上，这个原本是小范围争议的话题引起了与会者的广泛关注：集成电路技术还会继续向更小的尺寸发展吗？

系统设计者热衷于进一步缩小尺寸

飞利浦公司研发副总裁Fred Boekhorst发言指出，要想普及他称之为环境智能型(ambient-intelligent)的系统，就必须大幅降低其功率、裸片尺寸及成本。

Boekhorst说：“这些系统与现有同类产品有很大不同，它们能自动地适应不同的用户环境。”这种说法有一定道理：数十亿的小器件组成数以亿计的系统，以执行各式各样的任务。但Boekhorst指出，由于这些系统需要同时支持多个用户，一些技巧性的设计便难以发挥作用。

Boekhorst说：“低传输率传感器和激励控制信号，一方面在环境和系统之间形成接口的数据率可低至1 bit/s以下；另一方面与大型HDTV显示器接口的数据率则可高达5 Gbit/s。”

他补充说，环境智能要求子系统能同时适应九个数量级的带宽和计算负载，以及跨越六个数量级的功耗。大多情况下必须将功耗降到0.1毫瓦左右，而目前的蓝牙器件功耗至少为50毫瓦。 另外，当前的蓝牙器件正努力向5美元的成本冲刺，而环境智能型器件则必须降到美分级。Boekhorst说：“五年内，将材料成本降低到20美分的集成电路、10美分的电池以及10美分的封装似乎是可行的。”

芯片设计者持反对意见

然而芯片设计者却不愿马上就面临这样的挑战。尺寸小型化趋势将使设计细节仍变得更为复杂。在这样的情况下，连线已不仅仅是连线。如果尺寸继续减小，就必须考虑它们的电容及电感。而晶体管也不仅仅是晶体管了。

德州仪器公司副总裁Dennis Buss在其阐述发言中指出，MOSFET开关将成为MOSFET“衰减器”。Buss及众多的发言者描述了这样一种情况，越来越低的操作电压将开关晶体管(以及由晶体管组成的门电路、触发器及寄存器)逐渐变成一种与理想状况相去甚远的器件。

当器件尺寸减小后，所有的问题便会接踵而来。沟道更短、门的绝缘层更薄、金属连线变成了细长的“墙”。首当其冲的一个问题，也是ISSCC讨论得最激烈的一个问题，便是晶体管的漏电流。其原因有两方面：首先，当门限电压降低后，晶体管的关断电流增加了，你甚至无法关断它。其次，门绝缘层变薄后，透过绝缘层的漏电流也增加了。结果便是开关晶体管导通时电流较大，而关断时电流稍稍变小。当晶体管数达到500万或1000万时，这一现象对功耗的影响是非常惊人的。

Buss指出，在沟道长度一定时，0.09微米、电压为1.2伏的沟道电流损耗比0.25微米、电压为2.5伏的沟道电流损耗大两个数量级。而用来增加成品率的传统掺杂剂则会使问题更为严重。Buss称：“我必须指出，再进一步缩小尺寸是不可能的了。”

对此，尺寸小型化的支持者们表示反对，他们用大量论文长篇累牍地描述了采用激进的技术来进行低电压、低功率设计，以便控制漏电流。英特尔公司的多篇论文中推崇用多条电源线和偏压来解决MOSFET的沟道漏电流问题。其它厂商则采用可变电压源及电源选通技术。

除功耗外，小型化趋势还将带来其他问题。更为严重的是，在电压减小漏电流增大的同时，晶体管本身对噪声的承受能力降低了，然而互连器件中产生的噪声却增大了。

对数字设计者而言，即使是在晶体管一级来看，噪声也可视为一种增长的延迟。但对于模拟设计者来说，噪声是与信号密不可分的产物：它从本质上影响着模拟信号的功能。这也是反对进一步减小尺寸的呼声大多来自模拟设计者的原因。

加州大学洛杉矶分校教授Asad Abidi 说，“在动态方面，减少低电压无任何好处。”Asad Abidi是RF方面的专家，他在2月5日及2月3日的会议中发表了论文。用于保证射频放大器、滤波器、混频器及振荡器正常运作的RF电路依赖与某些特殊技术，这些技术适合与长沟道、厚氧化层器件。Abidi指出，这些晶体管最好在2.5伏及更高的电压下工作。

Abidi说，一些广泛宣传的接收器架构，如直接转换零中频方案，在射频频率和低电压状态下几乎无法克服1/f的噪声，也无法满足GPS规范。双阶间接降压转换器架构会好一些，但这种方案过于依赖传统的滤波器结构，要求电压高于1.8伏。他认为，未来的便携式射频器件可能会采用混合模拟信号架构，一些则采用低电压CMOS及其它长沟道器件。

由此可见，一些最先进的射频、模拟及混合信号器件都选用尺寸较大的0.3微米结构绝非出自偶然。

射频并不是唯一出现相反论调的领域。Buss的对手，ADI公司的Lew Counts在摩尔定律会议中指出，Buss自己的集成手机里就包含有如功率放大器这类器件，他们无法在CMOS中完成信号发射。Counts明确指出，摩尔定律对模拟设计者来说是一大误导。

另外，全客户定制及库单元设计者与模拟信号芯片设计者一样反对集成电路的小型化趋势。

存储器的绿洲

然而，有一部分设计者对减小尺寸外形的态度乐观得令人惊讶，他们主要是存储器供应商。多数存储器供应商认为减小CMOS尺寸对他们的发展是绝对必要的。尽管在DRAM的密度上没有太大突破，DRAM开发者仍在会后自信地表示要将位单元架构减小到至少0.09微米。

对于DRAM，东芝公司的小组甚至提出了一种有趣但方向完全不同的发展趋势。东芝公司自称成功地在硅绝缘晶体管上采用浮动体效果作为充电/存储架构，用于单晶体管SOI DRAM中。

在明年内，工艺将朝着0.09微米稳步迈进，业界将呈现出一片更为复杂的景象。我们希望在设计中找到一个稳定的尺寸并坚持下来，而不是所有的设计都由一个工艺里程向另一工艺里程迈进。

射频及快速精密的模拟器件似乎已开始在0.3微米处停下了脚步。许多系统级芯片设计已满足于相对稳定的0.18微米环境。然而工艺工程师却继续向前推进，并已开始投产0.13微米晶圆，同时向着0.1微米及0.09微米迈进。

但据ISSCC的论文及讨论来看，随着业界工艺的不断更新，各个设计组织将出现新一轮的洗牌。不断增加的漏电流及噪声是促使模拟设计者却步退出的原因之一，它还将使得库开发者无法为系统级芯片设计队伍提供一套理想的数字器件。

这些库设计者要么保留其高度复杂的特征(超过当今高水准的设计工具的建模能力)，要么大幅减小他们生产的0.09微米晶体管及0.2微米金属连线的密度及性能，尽管这些东西看来运作正常。

简言之，这两种情况将会共同存在。拥有大规模设计人员的队伍采用0.18微米工艺生产1GHz的处理器；而采用商业库的局端设备设计者则采用0.1微米工艺开发333MHz产品。

作者：张国勇，光斯帝，胡百安